AMDs EPYC Venice er den første serverchip på 2nm — 256 kerner og 1,6 TB/s hukommelsesbåndbredde

Halvlederindustrien krydsede en tærskel den 22. juli. AMD annoncerede på sit Advancing AI 2026-arrangement, at EPYC Venice — den sjette generation af deres server-CPU-serie, bygget på Zen 6-arkitekturen — går i volumenproduktion på TSMC’s 2nm-procesknude. Ingen high-performance computing-chip er tidligere blevet fremstillet på 2nm. Venice er den første.

Topkonfigurationen rummer 256 kerner og 512 tråde fordelt på otte Core Complex Dies, hver med 32 Zen 6-kerner — en stigning i kernedensitet på 33 % i forhold til det tidligere CCD-design. Platformen introducerer en ny SP7-sokkel med 16 hukommelseskanaler, hvilket giver en samlet båndbredde på 1,6 TB/s — næsten tre gange de 614 GB/s fra den foregående Turin-generation. PCIe Gen 6 ved 64 Gbps og en femte generation af Infinity Fabric fuldender interconnect-stakken.

TSMC’s 2nm-knude markerer skiftet fra FinFET til GAA (gate-all-around) nanosheet-transistorer — en strukturel ændring, som TSMC vurderer til 10-15 % højere ydelse ved samme strømforbrug, eller 25-30 % lavere strømforbrug ved tilsvarende ydelse, med 15 % større transistordensitet. AMDs eget benchmark-krav er en 70 % forbedring i CPU-gennemstrømning i forhold til Turins Zen 5-kerner. I AI-inferens-workloads hævder AMD 2,2 gange gennemstrømningen af NVIDIAs konkurrerende Vera-platform på 256-kernetrinet.

Venice leveres i fire produktlinjer. Den flagskibs-EPYC 9006 SP7 er 256-kerners Agentic AI-delen med 5 GHz boost og 128 PCIe Gen6-baner. EPYC 9006X SP7 topper ved 96 kerner, men kører 5,15 GHz med tre gange så meget L3-cache per kerne — målrettet HPC- og simuleringsworkloads, hvor latenstid betyder mere end rå parallelitet. En SP8-linje dækker edge- og strømbegrænsede installationer med 8 til 128 kerner. En fjerde SKU, EPYC 9006 LP Verano, har LPDDR5X-hukommelse og 112 Gbps CPU-til-GPU-båndbredde til rack-skala AI-chassiser.

Den samlede L3-cache på tværs af flagskibs-SKU’en når 1.152 MB 3D V-Cache — et tal, der bliver relevant for AI-modellag, der kan holdes på chippen i stedet for at skulle hentes fra DRAM. AMD har ikke offentliggjort priser for nogen Venice-variant. Cloud-udbydere og OEM’er forventes at annoncere tilgængelighedsvinduer uafhængigt, og flere store hyperscalere er allerede bekræftet som tidlige kunder.

Den konkurrencemæssige kontekst betyder noget. Intels næste Granite Rapids-D-generation er stadig på Intel 18A, som stadig er måneder fra volumenudbytte i den skala, der kræves til et produkt som dette. NVIDIAs skift mod egen CPU-silicium med Vera og Grace betyder, at GPU-leverandøren nu også er en direkte konkurrent i CPU-soklen. Venice lander, før nogen af alternativerne når sammenlignelig produktionsskala, hvilket historisk set udmønter sig i vindingsrater i cloud-indkøbscyklusser, der løber 12 til 18 måneder ud i fremtiden.

For AI-workload-operatører er hukommelsesbåndbredden det mest umiddelbart relevante. Træning og inferens i stor skala er primært båndbreddebegrænsede operationer, og en fordobling af effektiv båndbredde per rack-node ændrer cost-per-token-regnestykket på en målbar måde. Cloud-operatører, der har holdt store GPU-reservationer delvist for at kompensere for CPU-flaskehalse, har nu en alternativ vej. Det regnestykke vil sortere sig selv i løbet af de næste to indkøbssæsoner.

Tags: kunstig intelligens, AMD, EPYC Venice, HPC, server-chip, Zen 6